最新电子eda课程心得(五篇)

电子eda课程心得篇一

自动打铃系统设计说明书

学 生 姓 名：周文江

学

号：14112502521

专 业 班 级：1102

报告提交日期：2013.11.26

湖 南 理 工 学 院 物 电 学 院

目录

一、题目及要求简介……………3 1.设计题目…………………3 2.总体要求简介……………3

二、设计方案说明……………3

三、系统采用器件以及模块说明………3 1.系统框图…………4 2.选择的fpga芯片及配置………4 3.系统端口和模块说明…………5

四、各部分仿真结果………5

五、调试及总结………6

六、参考文献……7

七、附录………7

一、题目及要求简介

1、设计题目

设计一个多功能自动打铃系统

2、总体要求简介

① 基本计时和显示功能（24小时制显示），包括：

1.24小时制显示 2.动态扫描显示； 3.显示格式：88-88-88 ② 能设置当前时间(含时、分)③ 能实现基本打铃功能，规定：

06:00起床铃，打铃5s

二、设计方案说明

本次设计主要采用verilog hdl硬件描述性语言、分模块法设计的自动打铃系统。由于这次用的开发板提供的是50m晶振。首先要对时钟进行分频，当计时到2fa_f07f时完成1s分频，通过计时到60s产生分钟进位信号，再通过60分钟产生时钟进位信号。最后通过6个寄存器对时分秒进行锁存最终输出到8个数码管上完成显示。当显示时钟和默认闹钟时钟相等时，驱动打铃模块。通过key_mode,key_turn,key_change查看闹钟，时钟显示，调整时钟。

三、系统采用器件以及模块说明

1.系统框图如下：

：下如图框统系

2.选择的fpga芯片及配置：本次系统设计采用的fpga芯片是alter公司生产的cyclone ii ep2c8q208c8。该芯片是208个管脚，138个io，并且具有两个内部pll，而且内嵌乘法器，8k的逻辑门，资源相当丰富。完成这次自动打铃系统的设计总共消耗250个le单元，22个io口，131个寄存器。经过综合后，本系统最高能实现145m的运行速度。通过quartus ii 软件观察到内部的rtl图如下

3.系统端口和模块说明

(1)分频部分

分频器的作用是对50mhz的系统时钟信号进行分频，得到频率为1hz的信号，即为1s的计时信号。

(2)按键部分

按键key_mode--0为显示计时，1为闹钟显示，2为调整时间。按键key_turn—0为调整小时，1为调整分钟。按键key_change—每按一次加1(3)计时部分

通